产品&解决方案
提供输入/输出Die级别的高性能接口IP解决方案，专注于高速SerDes的集成和定制。该技术支持Chiplet或单片设计，包含时钟管理、电源优化和阻抗匹配功能；创新点包括专利的混合信号IP复用技术和可扩展架构，减少开发周期并提升系统性能。
针对汽车电子设计的高速SerDes IP，速度可扩展到24Gbps，符合AEC-Q100和ISO 26262标准，支持-40°C至125°C宽温度范围。该技术集成了高级EMC/EMI抑制算法和故障诊断机制，创新点包括专利的噪声免疫架构和低误码率传输方案，确保在严酷环境中工作。
专为芯片间（Die-to-Die）通信设计的SerDes IP，支持16Gbps速率，采用优化的短距离传输架构减少信号反射和抖动。技术亮点包括定制时钟分布网络和多通道同步机制，结合公司专利的功耗管理技术，提升能效比和可靠性。创新点在于支持Chiplet架构的异构集成，降低封装复杂性。
实现PCI Express Fifth Generation（PCIe 5.0）和 Sixth Generation（PCIe 6.0）物理层规范的IP核，支持最高64GT/s数据速率（PCIe 6.0）。该技术采用前向纠错（FEC）和低延迟编解码机制，增强传输可靠性；创新点包括专利的时钟恢复和低功耗开关电路，支持协议升级和向后兼容，减少芯片设计复杂性。
一种基于数字信号处理（DSP）的高速串行器/解串器知识产权核，支持112Gbps数据传输率，采用四阶脉冲幅度调制（PAM4）方案。该技术利用先进的DSP算法进行信号均衡和时钟数据恢复（CDR），优化于高信道损耗环境，实现低误码率和低功耗设计。创新点包括独特的自适应均衡架构和功耗优化专利技术，有效应对数据中心长距离传输挑战。
基于自研IP，开发并提供面向系统级应用的整体解决方案。这些方案已成功集成并应用于世界500强客户的芯片和系统设备中，服务于通讯、数据中心、测试测量及汽车电子等领域。
依托其自主开发的高速接口IP组合，为客户提供芯片级（Chip）及小芯片（Chiplet）的定制化设计服务，实现客户特定功能需求的高速互连集成。
专注于基于DSP技术的高性能串行器/解串器（SerDes）IP核的自主研发与授权。核心技术涵盖PAM4 56G/112Gbps SerDes、PCIe5.0/6.0接口、16G D2D（Die-to-Die互连）、IO Die以及面向车载应用的4~24G SerDes等，为芯片设计提供关键高速接口IP解决方案。
查看更多
融资次数
1
专利数量
-1
公司简介
晟联科是一家半导体芯片设计公司，2014年在美国硅谷成立。公司专注于基于DSP的高性能SerDes IP及产品解决方案，包括PAM4 56G/112Gbps SerDes、PCIe5.0/6.0、16G D2D、IO Die、车载高速4~24G SerDes等高性能IP产品。公司是国内唯一自主研发和掌握112G PAM4 SerDes核心技术的团队。自成立以来，公司一直坚持自主研发IP，已形成了一系列具有自主知识产权的高速接口IP和基于高速接口IP的芯片/Chiplets定制产品，凭借着20多项中、美专利，构筑了完善的技术壁垒。公司IP及相应解决方案已在世界500强客户芯片和系统设备中批量出货，累计超过1亿条通道，客户覆盖思科、是德科技、意法半导体、中兴、复旦微等海内外知名企业。
经营范围
一般项目：集成电路设计；技术服务、技术开发、技术咨询、技术交流、技术转让、技术推广；专业设计服务；信息技术咨询服务；云计算装备技术服务；软件开发；物联网技术研发；人工智能应用软件开发；集成电路芯片设计及服务；集成电路芯片及产品销售；集成电路销售；光通信设备销售；云计算设备销售；电子元器件零售；电子元器件批发；半导体器件专用设备销售；计算机软硬件及辅助设备批发；计算机软硬件及辅助设备零售；半导体分立器件销售；电子产品销售；电子专用设备销售；国内贸易代理；计算机系统服务；电子专用材料研发；知识产权服务（专利代理服务除外）；版权代理；货物进出口；技术进出口。（除依法须经批准的项目外，凭营业执照依法自主开展经营活动）
主营业务
高性能SerDes IP核及其衍生芯片/Chiplet定制解决方案的研发、授权与销售
上海晟联科半导体有限公司
有限责任公司(外商投资企业法人独资)
￥1,000万
2022-10-28
HSU Shao Hui
17601231554
addy.sun@etopus.com
中国（上海）自由贸易试验区临港新片区环湖西二路888号C楼